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// initial date : 2020-07-07 15:48
// MIT License
// Copyright (c) 2024 ZhangYihua
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// Change Logs:
// Date           Author       Notes
// 2020-07-07     ZhangYihua   first version
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// Description  : 
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module max_rc_reg #(
parameter           DW                      = 1
) ( 
input                                       rst_n,
input                                       clk,

input                                       cs,
input                                       re,

input               [DW-1:0]                d,      // realtime value
output  reg         [DW-1:0]                q       // history max value
);

//################################################################################
// define local varialbe and localparam
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wire                                        clr;

//################################################################################
// main
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assign clr = cs & re;
always@(posedge clk or negedge rst_n) begin
    if (rst_n==1'b0) begin
        q <=`U_DLY {DW{1'b0}};
    end else begin
        if ((d>q) || (clr==1'b1))
            q <=`U_DLY d;
        else
            ;
    end
end

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// ASSERTION
//################################################################################

`ifdef CBB_ASSERT_ON
// synopsys translate_off


// synopsys translate_on
`endif

endmodule
